ZASADY DZIAŁANIA PAMIECI RAM.rtf

Zasada działania pamieci RAM

Pam op  komp-zwana pamRAM(RandomAccessMem) przechowuje dane aktualnie przetwarzane przez prog i ciagu rozkazów, z których składa sie prog.jest pam ulotna. czesto nazywana DRAM (Dynamic) ze wzgledu na

Zasada działania: poj kom pam zaw C i Tranz. C ma przechowuje przez pewien czas ład el, a T steruje tym ład. Chcac zapisac logiczne "jeden" na C nalezy na baze T przesłac impuls pradowy aby otworzyc kanał, a nastepnie przesłac ład przez kolektor do C. do zapisania danej potrzebne sa 2 impulsy pradowe. Przy odczytywaniu danej takze trzeba uzyc 2 linii. Linia słowa pracuje w komórce jako linia ster praca T, po linii bitów napływa lub spływa dana do detektora znajdujacego sie takze w pam.Aby cały proces przebiegał bezbłednie kom musza byc co jakis czas odswiezane,  poniewaz ładunek znajdujacy sie na C ma okreslony czas "zycia", po którym sie rozładuje. Dlatego pam dyn musza byc ciagle odswiezane, pozbawienie ich dopływu pradu powoduje wyzerowanie ich wartosci.

Parametry charakteryzujące pamiec:

Poj pam - jest to funkcja liczby linii adresowych i wielkosci kom. Jesli pam jest adresow za pomoca 10-liniowej (10-bitowej ) szyny adres. a kazda kom moze przechowac 8 bitów, pojemnosc jej wynosi 1024 bajty (l kilobajt - l KB).

Czasem dostępu–czas jaki upłynie od momentu zaadresow kom pam do uzyskania zapisanej w tej kom inf.

Multipleksowa szyna adresow

Adresow wybranej kom pam nastepuje w 2 fazach: w 1 wraz z opadającym zboczem impulsu RAS (Row Address Strobe) na szynie adresow wystawiany jest adres wiersza, w 2- przy opadajacym zboczu sygnału CAS (Column Address Strobe) - adres kolumny (COL). za pomoca 10 linii adresowych A[0:9] oraz linii RAS i CAS uzyskuje sie 20- bit adres, zdolny zaadresow  l MEG komórek  (l MEG = 1024 x 1024).

Moduły pamieci SDRAM

DIMM (Dual Inline Memory Modules) - wyposazone 168-stykowe złacza i dysp 64-bitowa magistrala danych. posiadaja 3 sekcje styków, oddzielone 2 wycieciami. Współczesne SDRAM taktowane sa zega o czest osiągających wartosc 100 MHz lub wyzsza. Intel, przewidujac problemy zwiazane z funkcjonowaniem płyt gł z pamieciami róznych prod, opracowała specyfikacje, o nazwie PC100, okreslajaca cechy i param jakie winny spełniac te pam.  W PC100, kazdy moduł DIMM SDRAM powinien, przede wszystkim, posiadac niewielka szeregowa pam EEPROM, w której zapisane beda przez prod param modułu. Podczas restartu komputera, BIOS płyty odczytuje zaw tej pam i dokonuje odpowiedniej konf systemu, uwzgledniajacej param zainst pam.Odczyt danych z pam EEPROM- Serial Presence Detect(SPD). 

Buforowane i niebuforowane SDRAM

Są 2 typy modułów SDRAM: niebuf i buf.  niebuf sa powszechnie stosowane w sys nie wymagajacych pam wiekszych niz 768 MB i wykonywane w 2 wers: 64-bitowej (bez kontroli ECC) i 72-bitowej (z kontrola ECC). buf (zaw dodatkowe rej, umozliwiajace dostep do pam w trybie stronicowania) stosowane sa w sys wymagajacych duzych poj pam op (powyzej l GB). Wykonywane sa jedynie w wer z 72-bitowa szyna danych i posiadaja dod ukł scalone (rejestry)

DDR SDRAM

DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory). Pam te bud. sa w obud TSOP jak i BGA i moga wytrzymac temp do 70°C. Kosci przeznaczone dla płyt  zawierajace moduły DDR SDRAM posiadaja 184 styki kontaktowe i 1 przedział  W pam typu DDR SDRAM dane przesył. sa w czasie trwania zarówno rosnacego jak i opadajacego zbocza zegara, przez co uzyskana została 2x wieksza przepustowosc niz w przypadku SDRAM. zasilane sa  2,5 V a nie 3,3 V.  sa 2 rodz oznaczen pam DDR SDRAM. Mniejszy (np. PC-200)  mówi o czestotliwosci, z jaka działaja kosci. wiekszy (np. PC1600) mówi o teoretycznej przepustowosci jaka moga osiagnac. Szer magistrali pam - 64 bity. Przepustowosc obliczana jest metoda:

- PC-200 (PC-1600) – 64 bity * 2 * 100 MHz = 1600 MB/s

- PC-266 (PC-2100) – 64 bity * 2 * 133 MHz = 2133 MB/s

- PC-333 (PC-2700) – 64 bity * 2 * 166 MHz = 2700 MB/s

- PC-400 (PC-3200) – 64 bity * 2 * 200 MHz = 3200 MB/s

DDR2 SDRAM

DDR2 SDRAM (Double Data Rate 2 Synchronous Dynamic Random Access Memory). DDR2 charakte sie wyzsza efektywna czest takt  (533, 667, 800, 1066 MHz). DDR2 bud sa w obud FBGA (Finepitch Ball Grid Array).temp do 70°C. DDR2 nie jest kompatybilne z modułami DDR.  Istnieja 2 sp oznaczania mod pam DDR2. 1(np. PC2-533) mówi o predkosci mod. 2(np. PC2-6400) mówi o przepustowosci.  Przepustowosc obliczana jest w sposób identyczny jak dla pamieci DDR:

- PC2-400 (PC2-3200) to: 64 bity * 2 * 200 MHz = 3200 MB/s

- PC2-533 (PC2-4200) to: 64 bity * 2 * 266 MHz = 4200 MB/s

- PC2-666 (PC2-5200) to: 64 bity * 2 * 333 MHz = 5200 MB/s

- PC2-800 (PC2-6400) to: 64 bity * 2 * 400 MHz = 6400 MB/s

- PC2-1000 (PC2-8000) to: 64 bity * 2 * 500 MHz = 8000 MB/s

Róznice w stosunku do DDR

1. Mod zas sa nap 1,8 V zamiast 2,5 V.  2. Ukł terminujace zostały przeniesione z płyty gł do wnetrza pami (ODT, On Die Termination). Zapobiega to powstaniu błedów wskutek transmisji odbitych sygnałów.

3. DDR2 przesyła 4 bity w ciagu jednego taktu zegara (DDR tylko 2).

4. Podwojona predkosc układu wejscia/wyjscia (I/O) pozwala na obnizenie prędkości całego mod bez zmniejszania jego przepustowosci.

5. Liczba styków została zwiekszona ze 184 do 240.

6. Wyciecia w płytce pam umieszczone sa w ró!nych miejscach, w celu zapobiegniecia podłaczenia niewłasciwych kosci!

DDR3

DDR3 w technologii 90 nm. umozliwia to zastosowanie nizszego nap 1,5 V. Dzieki temu DDR3 charakteryzuje sie zmniejszonym poborem mocy o około 40% w stosunku do DDR2 oraz wieksza przepustowoscia w porównaniu do DDR2 i DDR.

-  PC3-6400 o przepustowosci 6,4 Gb/s, pracujace z predkoscia 800 MHz.

-  PC3-8500 ; 8,53 Gb/s, pracujace z predkoscia 1066 MHz.

-  PC3-10600 ;10,67 Gb/s, 1333 MHz

-  PC3-12700 ;12,79 Gb/s, 1600 MHz

Róznice w stosunku do DDR2:

1. wieksza przepustowosc

2. tryb energooszczedny

3. mniejszy pobór pradu

4. funkcje oszczedzania energii

5. wieksze opóznienie sygnału CAS (Column Address Strobe - CAS Latency)

DUAL DDR

Architektura dual-channel – tech stosow w płytach gł do wydajniejszej obsługi pam DDR SDRAM. Polega na podwojeniu przepustowosci przesyłu danych przez magistrale łaczaca pamiec RAM z mostkiem północnym (northbridge), pełniacego role kontrolera pam. dual-channel wykorzystuje 2 64-bitowe kanały, co razem daje kanał szerokosci 128 bitów dla przesyłu danych pomiedzy RAM a proc. dual-channel wymaga umieszczania kosci pam parami w skorelowanych ze soba gniazdach. Kosci pam tworzace pare powinny byc takie same. W przypadku platform opartych na nForce2 mo!liwe jest osiagniecie trybu dual channel na trzech modułach pamieci np. 2x256 pracujace w pierwszym kanale i osobno 512 DDR. Płyty gł oparte na nforce4 moga obsługiwac tryb dual channel nawet jesli u!yjemy do jego budowy dwóch par pamieci o ró!nej pojemnosci.

Specyfikacja PC-100

Wzór PC 100-abc-def

a - CL (CAS Latency) -  min liczba cykli sygnału taktujacego, liczona podczas op odczytu, od momentu uaktywnienia sygnału CAS,  do mom pojawienia sie danych na wyj mod

b - tRCD (RAS to CAS Delay) - to nieodzowne min opóznienie pomiedzy sygnałami RAS i CAS, wyrazone w cyklach zegara systemowego (z reguły jest to 2),

c - tRP (RAS Precharge} - czas wyra!ony w cyklach zegara taktujacego, określający min pauze pom kolejnymi komendami,  wykonywanymi przez pam,

d - tAC (Access from Clock) - maksy czas dostepu (wyra!ony w nanosekundach), wynoszacy zwykle "6" lub "7"

e - SPD Rev specyfikacja komend SPD - (parametr moze nie występować w oznaczeniach), f parametr zapasowy ma wartosc 0

Liczenie przepustowości DDR/DDR2

64 bity * 2 * częst taktowania (Mhz) = przepustowość (Mb/s)

Odswiezanie z przerwaniem cyklu pracy (burst refresh).

Przy tym rodzaju odswiezania po kazdych 8 ms normalnej pracy nastepuje jej przerwanie i odswiezenie wszystkich kom pam.

Odswiezanie z wykradaniem cykli (cycle stealing).

Dla unikniecia niekorzystnego blok pam proces odsw mozna równomiernie rozłozyc na okres 8 ms. Przy tym rodzaju odsw proc jest zatrzymywany co 15 6s na jeden cykl i jest wykonywany krok odsw. W czasie cyklu odsw stan licznika odsw jest podawany przez multiplekser do pam, a syg RAS przejsciowo jest ustawiony na 1. Na zakon stan licznika zostaje zwiekszony o 1 W czasie cyklu odswiezania uzytkownik pam jest wstrzymywany syg oczekiwania  

Odswiezanie o minimalnych stratach czasu (transparent refresh lub hidden refresh). 

Metoda ta polega równiez na realizacji cyklu odswiezania co 15 6s. Układ sterow odsw (refresh controller) jest jednak synchronizowany tak, ze nie nastepuje wstrzymywanie dostepu do pam, lecz odsw odbywa się dokładnie wtedy, kiedy uzytkownik i tak nie korzysta z pam. Nie wystepuje wtedy strata czasu.

Różnice pomiedzy DDR a DDR2