Architektura IBM PC - na slajdy1.pdf

(152 KB) Pobierz
416326833 UNPDF
15
0
15
8
7
0
PC
AH
AL
AX
BX
CX
DX
CS
0000
BH
BL
DS
0000
CH
CL
SS
0000
DH
DL
ES
0000
15
0
15
SP
0
BP
SI
DI
Magistrala wewnętrzna
Bufor
magistrali
zewnętrznej
6
ALU
5
4
3
Jednostka sterująca
2
1
Kolejka rozkazów
Rejestr znaczników
Rejestr rozkazów
Jednostka sterująca
BIU
Jednostka wykonawcza
EU
Architektura mikroprocesora 8086.
GND
1 40
2 39
3 38
4 37
5 36
6 35
7 34
8 33
9 32
10 8086 31
11
U CC
Tryb
minimalny
Tryb
maksymalny
AD14
AD13
AD12
AD11
AD10
AD9
AD8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
NMI
INTR
CLK
AD15
AD16/S3
AD17/S4
AD18/S5
AD19/S6
BHE/S7
MN/MX
RD
30
HOLD
HLDA
WR
M / IO
DT / R
DEN
ALE
INTA
RQ / GT0
RQ / GT1
LOCK
S2
S1
S0
QS0
QS1
12
29
13
28
14
27
15
26
16
25
17
24
18
23
TEST
READY
RESET
19
22
20
21
GND
Topografia wyprowadzeń mikroprocesora 8086 z uwzględnieniem dwóch
trybów pracy.
416326833.027.png 416326833.028.png 416326833.029.png
Blok
generacji
adresów
Zatrzaskujące bufory adresów
Układ
wprowadzania
rozkazów
A23....A0
BHE,M / IO
Interfejs
z układami
rozszerzającymi
(koprocesorami)
PEACK
Sumator
adresów
fizycznych
PEREQ
Bazy
segmentów
Rozmiary
segmentów
Sterowanie magistrali
READY, HOLD
Kontrola
ograniczeń
S1, S0, COD/ INTA
LOCK, HLDA
Bufory danych
D15...D0
Sumator
przemieszczenia
6-bajtowa
kolejka
rozkazów
Blok
interfejsu
ALU
RESET
CLK
Blok
dekodera
Blok
rejestrów
roboczych
Ste-
rowa-
nie
GND
U CC
CAP
Kolejka zdekodowanych
rozkazów
Dekoder
rozkazów
Blok przetwarzania
INTR
NMI
BUSY
ERROR
Schemat blokowy mikroprocesora 80286.
416326833.030.png 416326833.001.png 416326833.002.png 416326833.003.png 416326833.004.png 416326833.005.png 416326833.006.png 416326833.007.png 416326833.008.png 416326833.009.png 416326833.010.png 416326833.011.png 416326833.012.png 416326833.013.png
Blok
segmentacji
Blok
stronicowania
Adresy
Zestaw
rejestrów
TLB
Tablica
deksry-
ptorów
Sterowanie
Rejestr
przesuwający
Blok
interfejsu
Blok
wprowadzania
Dane
ALU
Blok
kontroli
dostępu
Kolejka
rozkazów
Blok prze-
twarzania
danych
Sterowanie
Kolejka
Dekoder
rozkazów
Blok programu
Schemat funkcjonalny mikroprocesora 80386.
Blok wyprzedzającego
wprowadzania
Pamięć programu
Rozkaz n+2
Rozkaz n+1
Rozkaz n-2
Rozkaz n
Rozkaz n-1
Rozkaz n-1
Rozkaz n
Dekoder rozkazów
Rozkaz n+1
Rozkaz n+2
Rozkaz n+3
Mikroprocesor
Mechanizm wyprzedzającego wprowadzania kodów rozkazów.
416326833.014.png 416326833.015.png
64-bitowa wewnętrzna szyna danych
Szyna danych
32
Szyna danych
32
Szy n a ad r e s u li n io weg o
32
PCD, PWT
Układ przesuwania
Blok segmentacji
Deskryptory
Blok
stronnicowania
Blok pamięci
Cache
Adres A2..A31
Blok rejestrów
2
32
Długości segmentów
i prawa dostępu
20
ALU
Adres fizyczny
Dane D0..D31
128
32
Blok
interfejsu
szyny
mikroinstrukcje
Blok
wprowadzania
Sterowanie
Strumień
instrukcji
Kolejka
rozkazów
Jednostka
zmiennopozycyjna
Sterowanie
Dekoder
instrukcji
24
JTAG
Blok rejestrów
zmiennopozycyjnych
Pamięć
mikroprogramów
Zdekodowane
instrukcje
Schemat blokowy mikroprocesora 80486.
416326833.016.png 416326833.017.png 416326833.018.png 416326833.019.png 416326833.020.png 416326833.021.png 416326833.022.png
Bufor
kierunku
skoków
TLB
Cache programu
8 KB
Schemat blokowy mikroprocesora
Pentium
64-bitowa
szyna
danych
256
32-bitowa
szyna
adresowa
Kolejka rozkazów
Dekoder instrukcji
Pamięć
mikroinstrukcji
ROM
Wskaźnik
instrukcji
64-bitowa
szyna
danych
Jednostka sterująca
32-bitowa
szyna
adresowa
Blok
interfejsu
Blok
stroni-
cowania
Układ generacji
adresów
( potok U )
Układ generacji
adresów
( potok V )
Sterowanie
Blok rejestrów
ALU
( potok U )
ALU
( potok V )
Jednostka zmienno-
przecinkowa
Rejestr
przesuwny
Blok rejestrów
Dodawanie
32
32
Dzielenie
32
Cache danych
8 KB
32
80
Mnożenie
TLB
32
32
80
416326833.023.png 416326833.024.png 416326833.025.png 416326833.026.png

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika:

Zgłoś jeśli naruszono regulamin