Pytania Sambor.pdf

1.kryteria klasyfikacji układów scalonych:

technologia wykonania

ilość bramek w układzie

poziom integralności

stopień integracji

2. SSI:

Small Scale Integration

2xNAND

4xNAND

4xAND

3. MSI:

to samo co SSI

zbudowany z rejestrów, liczników i przerzutników

zbudowany tylko z rejestrów i liczników

zbudowany z układów arytmetycznych

4. stopień integracji to:

liczba bramek logicznych

liczba rejestrów

liczba pinów

liczba liczników

5. do LSI zaliczmy:

8080

8008

8086

i386

4004

6. do VLSI zaliczamy:

8080

8008

i386

8086

4004

7. kim był Gordon Moore?

założycielem Motoroli

założycielem Intel'a

założycielem Zilog Inc.

8. tranzystory bipolarne:

TLT

TTL

ETL

ECL

9. tranzystory unipolarne:

MOS

MSO

nMOS

mMOS

CMOS

10. tranzystory unipolarne w stosunku do bipolarnych:

maja mniejszy pobór mocy i wolniejsze scalanie

maja mniejszy pobór mocy i szybsze scalanie

mają większy pobór mocy i są najszybsze

11. układy ASIC:

PLD

TTL

FPGA

PLAX1011

12. układy ASIC:

Full Custom

TTL

FPGA

Semi Custom

13. zalety i wady ASIC:

brak możliwości reprogramowania

niskie koszty zaprojektowania

możliwość reprogramowania

wysokie koszty zaprojektowania

14. do architektury PLD należa:

FPLD

PAL

PLE

PLA

15. w układach FPGA:

komorki logiczne sa otoczone siecia

komorki sa nieregularnie ułożone

komorki sa regularnie ułożone

komorki zawieraja logike informacyjna

16. co sie składa na całkowity koszt projektu i produkcji?

koszty stałe

koszty jednostkowe

liczba elementow

rozmiar elementow

17. klasyfikacja układow programowalnych PLD:

CPLD

CPGA

FPGA

SPLD

18. technologie programowania PLD I FPGA:

programowanie niekasowalne

programowanie jednokrotne

programowanie kasowalne elektryczne

programowanie kasowalne przez naświetlenie promieniami UV

19. kasowanie elektryczne polega na:

wprowadzeniu protonow na bramke swobodna

wprowadzeniu elektronow na bramke swobodna

naswietleniu promieniami UV

20. matryca programolana PLD posiada:

N linii poziomych z sygnalami WE

K linii poziomych reprezentujacych tzw. termy

N linii pionowych z sygnalami WE

K linii pionowych reprezentujacych tzw. termy

M linii poziomych z sygnalami WY

21. układny PLE posiadaja:

bufory 2 stanowe

bufory 3 stanowe

bufory 4 stanowe

22. układ PLE posiada:

programowalna matryce AND

nieprogramowalna matryce AND

programowalna matryce OR

nieprogramowalna matryce OR

23. układ PLA posiada:

programowalna matryce AND

nieprogramowalna matryce AND

programowalna matryce OR

nieprogramowalna matryce OR

24. jaka strukture maja uklady PAL?

dwupoziomowa

jednopoziomowa

trzypoziomowa

25. klasyfikacja ukladow PAL

kombinacyjne

licznikowe

rejestrowe

z makrokomorkami programowalnymi

26. oznaczenia układow PAL:

PAL 16 R 6

PAL A 8

nPAL

27. PLA:

najbardziej uniwersalna struktura PLD

wyparta przez PAL

WYparta przez PLS

28. CPLD sa podobne do:

FPGA

SPLD

PAL

29. konfiguracja CPLD i FPGA:

bezpieczniki

antybzpieczniki

tranzystory i izolowana bramka

statyczne pamieci RAM

30. sposoby realizacji matryc połaczeniowych CPLD:

karatownice

bloki

zespoły multiplekserow

31. układy CPLD o klasycznej arcjitekturze to:

APEX20K

ACEX1

MAX3K/7K

FLEX6K/8K

MAX9K

32. rodzina MAX3K zaiwera:

od 8 do 32 komorek programowalnych

od 16 do 32 komorek programowalnych

od 32 do 128 komorek programowalnych

od 32 do 256 komorek programowalnych

33. rodzina MAX5K zaiwera:

od 8 do 64 komorek programowalnych

od 16 do 512 komorek programowalnych

od 32 do 128 komorek programowalnych

od 32 do 512 komorek programowalnych

34. MAX9K - na ktorej z linii podawane sa sygnaly z wyjsc makrokomorek?

35. do jakiej architektury jest podobna architektura FLEX8K?

MAX3K

MAX7K

MAX9K

36. tryb pracy LUT:

normalny

licznikowy

arytmetyczny

37. cechy rodziny XC9500:

małą gęstosc upakowania

mala szybkosc dzialania

duza gestosc upakowania

posiadaja interfejs standardu IEEE 1149

duza szybkosc dzialania

38. XC9500 - blok funkcyjny FB pozwala na zaprogramowanie

14 wejsc i 24 wyjsc

36 wejsc i 18 wyjsc

16 wejsc i 32 wyjsc

39. XC9500 - z ilu komorek sklada sie blok funkcyjny FB?

40. blok PTA:

zawarty jest w co 2 komorce

zawarty jest w kazdej komorce

PTA nie jest blokiem

41. XC9500 - ustawienie rejestru uzytkownika do zdefiniowanego stanu jest mozliwe:

przez wejscie BDR

przez wyjscie PDR

przez wejscie GSR

przez wejscie GRS

42. blok PTA moze dokonywac zmian w FB i przydzielac makrokomorce dodatkowe linie.

prawda

falsz

43. czy kazdy blok IOB zawierabufor wejsciowy?

tak

nie

nie ma bloku IOB

44. Sygnał 'output enable' moze być generowany w następujący sposób, jako:

sygnał product term z makrokomórki

dowolny sygnał jedynki globalnej

dowolny sygnał zegara globalnego

zawsze „1” lub zawsze „0”

45. sposoby zasilania XC9500:

jedno zrodlo zasilania 5V

dwa zrodla zasilania 5V i 7V

dwa zrodla zasilania 1,7V i 3,3V

dwa zrodla zasilania 5V i 3,3V

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: